编者按：本文源自微信公众号腾讯科技（ID：qqtech），作者汪波，即《芯片简史》的作者、资深芯片研究专家，经微新创想授权转载。华为Mate 60 Pro搭载的麒麟9000S处理器，将公众的目光聚焦到了国产芯片制造这一领域。通过跑分软件读取的数据、第三方拆解报告等多重线索的交叉验证，麒麟9000S被证实采用7nm工艺制造，且产地明确标注为中国大陆。然而，用于生产7nm芯片的EUV光刻机早在2019年就被荷兰政府实施出口管制，中国芯片代工企业目前仅能获取到采用193nm光源的DUV光刻机，且该出口管制政策仍在持续收紧。近日，荷兰光刻机制造商ASML正式宣布，自2024年起将停止向中国客户交付DUV光刻机。这一系列事件引发了人们的疑问：这颗7nm芯片究竟是如何生产出来的？麒麟9000S的7nm工艺实现，大致存在两种可能性：一是国产EUV光刻机取得突破性进展，二是芯片制造商在DUV光刻机上运用特殊技术，实现了变相的7nm工艺生产。从客观情况分析，后一种推测的可能性远大于前者。正如我在《中国芯片，只缺光刻机？》一文中所强调的，我们面临的不仅是光刻机的短缺，还包括配套技术、基础研究等方面的突破需求。即便EUV光刻机成功研发，到实现商用芯片的大规模量产，仍需经历漫长的周期，绝非一蹴而就。因此，本文将重点解析采用28nm芯片DUV光刻机生产7nm芯片的原理，并探讨为何7nm、28nm等工艺节点名称实为一种文字游戏。为了帮助读者更好地理解，我们将首先梳理芯片制造相关的核心知识点，包括光刻原理与光刻流程。
01重识光刻
使用193nm的DUV（深紫外）光刻机，主要覆盖28nm及以上工艺节点，而用DUV制造7nm工艺芯片，表面上看是一项不可能完成的任务。商用DUV光刻机的光源最短波长为193nm，与7nm存在28倍的差距，似乎难以逾越。然而，业界确实通过DUV成功制造出了7nm芯片，其原理究竟是什么？
光刻的基本原理与传统胶片电影放映相似：电影放映是将图案从胶片透射到银幕，而光刻则是将图案从掩膜版透射到晶圆表面，从而在晶圆上加工出特定的电路图案和线条。具体流程如下：首先制作光刻所需的掩膜版，这相当于电影胶片，通过将芯片版图用金属铬刻蚀到特殊玻璃上完成。随后，用紫外光透过掩膜版照射到下方涂有光刻胶的晶圆上。掩膜版上的图案（即镀铬部分）会遮挡部分光线，未被遮挡的部分则透光，使电路图案转移至晶圆表面。预先涂覆的光刻胶在曝光区域发生化学反应，随后被化学溶液腐蚀清洗，露出下方晶圆，便于后续刻蚀工序加工出对应的电路图案。通过逐层叠加，最终形成晶体管、金属互连线等芯片结构。
为了制造更小尺寸的晶体管，需要缩短紫外光的波长。早期紫外光波长为436nm的g线，可加工500nm以上的晶体管；随着晶体管尺寸持续缩小，紫外光源波长缩短至405nm的g线和365nm的i线。当晶体管工艺尺寸缩小至250nm以下，则需采用248nm和193nm的深紫外光（DUV）范围。
02“7nm”的文字游戏
芯片制造商提出的工艺节点概念，如7nm、14nm、28nm等，本质上是晶圆制造厂为标识芯片加工技术而设定的名称或规格。20世纪90年代中后期，工艺节点主要指芯片厂能实现的晶体管栅极最小长度（线宽），简称栅长。然而，当前的7nm工艺节点并非数学意义上的7nm，芯片上每个晶体管的实际尺寸远大于7nm，7nm仅是一个标签。
7nm之所以成为标签，源于20世纪90年代以来半导体制造商制定的命名规范。根据摩尔定律和登纳德缩小规则，每代栅长缩小为上一代的70%。若上一代晶体管栅长为1微米，则下一代为0.7微米，晶体管面积减半或元件数量翻倍。然而，2005年业界发现栅长无法持续按70%比例缩小，因为栅长越短，漏电流越大，芯片过热问题加剧。尽管如此，半导体制造商仍沿袭了每代乘以0.7的命名习惯，直接将上一代工艺节点乘以0.7作为新名称，由此诞生了32nm、22nm、14nm、10nm、7nm等工艺节点。
既然工艺节点无法真实反映晶体管尺寸，业界便采用工艺栅间距（CPP）和金属间距（MMP）两个尺寸来表示晶体管大小。它们相当于长方形的长和宽，乘积决定晶体管面积。例如，台积电的7nm工艺中，CPP为57nm，MMP为40nm；三星的数据也类似，分别为54nm和36nm，均远大于标称的7nm。主要芯片制造商在不同节点上的晶体管密度差异显著：英特尔、台积电和三星10nm节点，每平方毫米晶体管数量分别为106万、53万和52万。
英特尔曾采用沟道长度定义节点，更贴近摩尔定律，但命名上不如竞争对手灵活。例如，英特尔的10nm晶体管密度高于台积电和三星的7nm，但从营销角度看，英特尔坚持10nm命名吃亏，故后来也改用intel 4、intel 3等新命名方式。可见，工艺节点命名实为一种文字游戏，7nm工艺对应的最小金属间距约为36nm-40nm。
03多重曝光搞定“最后一公里”
浸没式光刻机的出现，进一步缩小了与“7nm”工艺的差距，但行业仍无法直接用该光刻机加工出“7nm”芯片。若要制造传闻中的7nm麒麟9000S，双重曝光和多重曝光技术不可或缺。
以摄影为例解释双重曝光：假设需拍摄20人队列，间距2米，但想呈现40人的效果。解决方案是：先拍摄第一张，再让队列平移1米拍摄第二张，通过软件合成照片。双重曝光技术同理：使用一组掩膜版加工出间隔134nm的线条，再使用另一组平移一段距离的掩膜版加工另一组134nm线条，二者组合即可得到67nm线条，距离36nm目标更近。从22/20nm节点开始，业界开始应用双重曝光技术。
双重曝光技术需涂两次光刻胶、曝光两次。LELE法（光刻-刻蚀-光刻-刻蚀）需两次曝光，但成本高、耗时久。为提高效率，业界开发了自对准双重图形化法（SAPD），仅需一次涂胶，通过化学气相沉积技术在第一次涂胶周围形成氧化硅，自然形成对准加工位置。
有了这些技术，双重曝光可加工出67nm金属间距，但仍需进一步突破。简单粗暴的方法是再做一次双重曝光，共四重曝光，可将67nm减半至34nm，刚好符合36nm的7nm金属间距要求。但这种方法代价巨大：曝光时间翻四倍，需更多掩膜版和配套工序，制造流程从几百道增至上千道，时间成本和物力成本大幅增加。此外，曝光时间延长导致镜头发热加剧，影响套刻精度，配套薄膜和刻蚀工艺难度也更高。
基于多重曝光技术，台积电于2016年6月开始用DUV生产7nm芯片（N7），三星则于2018年开始7nm芯片（7LPP）的量产。至此，DUV实现7nm工艺才成为现实。总结而言，虽然可通过多重曝光手段用193nm光源的DUV生产7nm芯片，但时间、材料、人力成本显著增加，且工序大幅增加导致良率受影响。
04DUV能突破5nm工艺吗？
用DUV加工7nm工艺还需多项技术配合，包括相位移模板（PSM）、离轴光照、光学临近校正（OPC）、优化光圈和光刻图形（SMO）等，这些技术催生了计算光刻这一新学科。计算光刻所需庞大数据甚至需英伟达GPU芯片加速，其推出的cuLitho软件库宣称可将计算光刻用时提速40倍。
当掩膜版线条变小时，紫外光通过时会产生偏差，导致光刻图形畸变。研究人员通过逆向光刻计算，预先计算掩膜版畸变，反向设计最佳形状以抵消这些畸变。这一过程需超级计算机和云计算支持，且人工智能机器学习算法（如卷积神经网络）被应用于光刻工艺模型、掩模优化、SEM数据处理等环节，训练数据依赖庞大的GPU芯片组。此外，电路设计阶段也需考虑制造和光刻影响，即DTCO（设计与工艺技术协同优化），这要求EDA厂商升级算法和软件。
可以说，为让DUV制造7nm芯片，业界已竭尽所能。若继续用DUV生产5nm芯片，需6-8重曝光、更多掩膜版和更长时间，成本将难以承受。因此，5nm芯片出现时，EUV光刻机恰好成熟，才让业界摆脱繁琐的多重曝光。目前，7nm工艺已成为DUV能制造的最后一代工艺。
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